この賞は,VDEC(VLSI Design and Education Center)を通じて試作したチップの中から特に優秀なチップを設計した設計者を選定し,表彰されるものです.今回の受賞は,2011年3月に博士前期課程を修了した徐祖楽(じょ そうらく)さんが在学中に研究した,「Fractional-N PLLシンセサイザ用Self-Dithering方式の開発」に対するものです.

 

VDECデザイナーズフォーラム2011のページ:
http://www.vdec.u-tokyo.ac.jp/DesignersForum/Forum11.html

 

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